1965年4月19日，時任仙童半導體聯合創始人的戈登·摩爾，在《電子學》雜誌上發表了一篇行業分析文章《讓集成電路填滿更多的元件》。在這篇文章中，摩爾根據自己對半導體技術的理解大膽的提出了一個推斷，即“在最小成本的前提下，集成電路所含有的元件數量大約每年便能增加一倍（原文：The complexity for minimum component costs has increased at a rate of roughly a factor of two per year ，引自Intel官網）。”
是的，這就是大名鼎鼎的“摩爾定律”。對於我們三易生活的讀者來説，可能知道我們早就對“摩爾定律”近年來在半導體行業中不斷被扭曲異化的過程，以及它為何不會“過時”做出過詳細的分析。只不過當時的我們主要是將矛頭，對準了廠商篡改“摩爾定律”原文的行為本身，以及PC行業跑分軟件在其中所扮演的角色，而對於半導體工業本身有些齷齪事卻並未提及。
然而就在近日，TomsHardware撰稿人，行業分析師Arne Verheyde卻以一篇文章有史以來最徹底的“捅穿”了半導體制造業的這層窗户紙。在這篇文章中，他直言不諱地説道，“這其中的大部分都是營銷遊戲（much of this is just that, marketing games）。”
早在幾十年前，製程數字就已經不再可信了
事實上，稍有關注科技領域的朋友，肯定不會對“製程”這個概念感到陌生。雖然可能不是所有人都知道製程的原本定義（晶體管溝道的寬度），但是“製程數字越小，製程就越先進，芯片的性能也就越高”卻已經成為了消費者的一個共識。
可是，如果半導體制程的“數字”本身就不可信呢？如果我們一直以來所相信的7nm、14nm、28nm、甚至就連130nm都是虛假的呢？
正統的，學術意義上的“製程”，指的是晶體管溝道的寬度
按照Arne的説法，早在PC處理器剛開始頻率競爭以來，半導體工業的“製程數字”其實就已經開始和實際的晶體管內部尺寸“脱鈎”了。也就是説，最早的製程注水甚至要追溯到上個世紀90年代。那麼問題就來了，如果製程數字實際上早就指的不是真正意義上的晶體管尺寸，那麼它究竟意味着什麼呢？
答案很簡單，因為“製程數字”對於廠商而言，早就已經變成了單純表示工藝新舊關係的代號；而對於不知情的媒體和消費者來説，大部分廠商每升級一次工藝就必定“進步”的製程數字，實際上也就成為了最好的商業宣傳手段。
舉例而言，2014年，當時台積電最先進的半導體制程工藝是“20nm”（這裏的20nm只是一個代號，它不代表真正的工藝精度）。此時，半導體技術迎來了一個重大的變化，FinFET型晶體管的新設計誕生了，Intel準備將其用在自己的14nm工藝上，而台積電也從善如流，在他們的新生產線上導入了FinFET晶體管的新設計。
按照Arne的説法，FinFET是個好東西，因為它確實能夠提高晶體管的性能，減少漏電。但問題就在於，台積電在升級新工藝的時候，僅僅只是導入了新的晶體管設計，並未進一步縮減晶體管的尺寸。那麼大家覺得，此時（2015年）台積電的新工藝應該叫什麼名字？是“20nm FinFET”嗎？
並不，因為台積電最終決定將他們的新工藝命名為“16nm”。客觀來説，雖然新工藝的確算是換代，也的確提高了生產出的芯片的性能，但是它的精度本身並未進步。而這實際上也就意味着，台積電所謂的“16nm”，其實應該理解為“比所謂的20nm更新一代的工藝”的意思。就好像現在的7nm工藝，指的其實也只是“比此前自稱10nm的工藝更新一代的技術”一樣。而至於它真正的晶體管尺寸級別到底是7nm還是10nm，還是其更大，這就只有廠商自己才能説得清楚了。
當製程成為宣傳手段，它的“水分”也就越來越大
如果説，半導體廠商僅僅是把這些“製程數字”用於內部不同工藝之間方便管理、方便識別新舊關係的一種“代號”，那麼我們頂多只能責備廠商不夠誠實。但問題就在於，他們不僅僅是在內部“胡扯”半導體制程的“數字”，甚至還將這種謊言變成了一個相互攀比的宣傳手段，比的就是誰更敢吹，誰的謊扯得更大更圓。
就拿我們剛剛講到的，台積電在實際晶體管密度並未上升的大前提下，將“20nm”的改進工藝命名為“16nm”這件事來説。根據前幾年另外一些渠道傳出的消息稱，台積電之所以敢這麼做，純粹也是因為被隔壁的三星“搶了風頭”。因為三星的FinFET工藝同樣沒有帶來實際晶體管密度的大幅上漲，但是他們卻將新工藝搶先命名為了“14nm”，這導致當時台積電在營銷上陷入被動，不得不也跟風“吹水”。
從當時一份公開的半導體工藝尺寸統計表中我們可以看到，在真正能夠衡量晶體管制造工藝的柵極距 (Gate Pitch)、鰭片間距 (Fin pPitch)、金屬柵距 (Metal Pitch)等指標上，無論是台積電的16nm還是三星的14nm，都與Intel後來推出的“真正”14nm工藝相去甚遠，甚至前兩者的新工藝在某些指標上僅與Intel的22nm老製程相當，也相當於進一步坐實了“製程數字造假”的説法。
而台積電和三星兩家也很清楚，他們的半導體制程數字根本就經不起業內人士的推敲。比如在2019年的Hotchips芯片技術大會上，台積電技術研究副總經理黃漢森就主動和公開的承認了製程數字“造假”行為。用他的原話來説，“製程節點已經變成了一種營銷遊戲，與科技本身的特性沒什麼關係。”
新的製程衡量方式，或將重現摩爾定律的榮光
很顯然，對於當今的半導體芯片製造業來説，這種“製程造假”的行為不僅由來已久，而且其危害之大也涉及到了行業的方方面面。對於上游企業來説，製程造假使得無晶圓芯片設計公司（比如AMD、NVIDIA、高通、聯發科等）和芯片代工廠之間實際上形成了信息不對稱局面，不僅加重了行業隔閡，有時候甚至也會導致產品製造出現問題，造成減產、延遲發佈，或是性能不佳等後果。而對於大部分消費者來説，盲目相信“製程數字”也會使得大家無法客觀認識到芯片之間真正的性能或是技術差異水平。
比如説，根據中信證券研究院在2019年公佈的一份半導體工藝指標比較表就不難發現，如今各家最新的半導體制程工藝中，Intel“標稱10nm”的工藝實際上在很多方面都與三星和台積電“標稱7nm”的指標完全相同，甚至還要遠好於台積電的第一代7nm工藝。但假使你對一位普通消費者説，其實Intel的10nm和其他家的7nm完全一樣，這顯然很難令一般人信服。畢竟，一方面來説不是人人都能看得懂艱深複雜的工業指標表格，而另一方面來説，老舊的，如今已經錯誤百出的“製程數字”理念早已深入人心。
正因為如此，Intel在2017年提出了一個全新的指標用於描述每一代製程工藝真正的晶體管制造水平。而這個指標近日在Arne Verheyde的文章中得到了進一步的闡釋，這就是邏輯晶體管密度，單位MTr/mm²（百萬晶體管每平方毫米）。
與各家標準都有所不同的“製程數字”相比，邏輯晶體管密度衡量法拋棄了那些出於商業私心的宣傳成分，重新以純粹的，晶圓上的晶體管密集程度來衡量不同製程之間的優劣。按照這一衡量方法，Intel現在的10nm+製程實際上可以做到每平方毫米1億個晶體管，也就是100MTr/mm²，作為對比，台積電公佈的“7nm EUV”製程晶體管密度為每平方毫米9000萬個，也就是90MTr/mm²。不難看出，實際上台積電最先進的7nm製程，在半導體制造水準上反而是弱於競爭對手的“10nm+”的。這也就再一次證實了，這些年來的製程數字造假，究竟有多嚴重、有多誤導人。
不僅如此，Arne Verheyde還在他的文章裏進一步給出了更多Intel與台積電已知的製程晶體管密度數據。其中Intel的7nm晶體管密度為200~240MTr/mm²，而台積電目前剛剛投產不久的“5nm”製程僅有170MTr/mm²的水準；在台積電已經公佈的“3nm”製程，晶體管密度為290MTr/mm²，作為對比，Intel這邊的5nm則將會達到400~480MTr/mm²的水準。換句話説，屆時Intel“上一代”的製程，在製造水準上就相當於台積電“下一代”工藝的1.5倍甚至更高。
當然，我們可以説台積電有點牛皮吹得太大收不住了。但是反過來説，當業界的其他競爭對手都在製程數字上灌水、吹牛的時候，為什麼Intel卻一直苦苦地堅持自己的命名規範，不把把14nm+++改叫做11nm，而且還非要追求每次製程換代必須帶來100%的晶體管密度提升呢？
原因或許簡單，因為現在還在世，91歲高齡的戈登·摩爾老前輩正是Intel的創始人之一。
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