芯東西（ID：aichip001）
作者 | 溫淑
編輯 | Panken
芯東西3月11日訊息，近日，IBM歐洲研究中心和洛桑聯邦理工學院的研究人員研發出一種混合矽基器件。該器件結合了三五族場效應電晶體和金氧半場效電晶體的優勢，能夠在不同電壓條件下實現較低的功耗，未來或可用於減少信通行業的碳足跡。
這項研究已發表於國際學術期刊《自然–電子學》，論文名稱為《整合在矽上的混合三五族場效應電晶體和金氧半場效電晶體技術平臺（A hybrid III–V tunnel FET and MOSFET technology platform integrated on silicon）》。
論文連結：https://www.nature.com/articles/s41928-020-00531-3
摩爾定律決定了，縮小電晶體的尺寸成為全球半導體行業共同追逐的目標。但是，IBM歐洲研究中心和洛桑聯邦理工學院的研究人員認為，在縮減電晶體尺寸以外，還有其他提升電晶體效能的方法。
研究人員注意到，金氧半導體場效應電晶體（MOSFET）和隧道場效應電晶體（TFET）這兩種電晶體，具備著“互補”的效能特點。
具體來說，MOSFET作為應用最為廣泛的電晶體之一，其主要缺陷在於能耗過高。這是因為MOSFET不能在降低電壓供應的同時限制斷態漏電流（off-state leakage current）。
相比之下，TFET可以利用量子力學隧穿（quantum mechanical tunneling）來克服這一缺陷。其中，在環境溫度下，三五族異質結的TFET（III–V TFET，混合三五族場效應電晶體）僅需不到60 mV的柵極電壓擺幅，就可使漏電流發生數量級的變化。要注意的是，儘管TFET功耗較低，其在較高的驅動電壓下的速度和能效無法達到MOSFET的水平。
基於此，研究人員致力於結合MOSFET和III–V TFET，從而創造出兼具兩種場效電晶體優勢的器件。
二、首個基於兩種場效電晶體的混合矽基器件研究人員分享了對這款矽基混合器件的具體設計思路：在較低電壓水平下，TFET提供較低的洩露和良好的效能表現；（較高電壓水平下）在相同尺寸和偏差（bias）下，MOSFET更快，並提供更好的電流驅動。
最終，研究團隊開發出一款混合矽基器件。基於該器件，使用者可實現混合邏輯塊，以適應不同型別裝置的不同特性。
由於能夠在不同驅動電壓下到達較優的功耗水平，這種新型器件或可用於研發節能電子產品。研究團隊成員之一Clarissa Convertino稱：“這種低功耗技術平臺為未來節能電子產品鋪平了道路，最終目標是減少資訊和通訊行業的碳足跡。”
根據初步評估結果，該器件能夠使TFET實現42 mV dec−1的最小閾下斜率（minimum subthreshold slope）、使MOSFET實現62 mV dec−1的最小亞閾值斜率。
Clarissa Convertino向外媒Tech Xplore表示：“我們展示了首個MOSFET和III–V TFET的混合技術平臺，（這項技術）具有可擴充套件的工藝，適於進行大規模半導體生產。”
三、靈活適應工作環境背後技術揭秘這款新型混合矽基器件如何靈活適應不同的工作條件？根據Tech Xplore報道，研究人員為該器件引入了一個“自對準的源更換步驟（self-aligned source-replacement step）”。
在該技術平臺上，GaAsSb源的位置透過數字刻蝕（digital etching）來確定。數字刻蝕是一個在奈米尺度去除材料的過程。
另外，除了單一的掩模和外延步驟，用於開發新型器件的兩款場效電晶體完全相同。
Clarissa Convertino稱，研究團隊還將探索研發其他工作條件下的超低功耗器件。“在我們的下一步研究中，我們將進一步探索開發平臺的潛力及其在不同工作條件下的應用，例如在低溫甚至是毫開爾文狀態下。”她說道。
結語：新型器件仍待市場檢驗追求更高效能、更低功耗是半導體器件設計過程中永恆的追求。但隨著摩爾定律發展，電晶體尺寸逐漸逼近物理極限。
這一背景下，透過創新材料、創新架構等各種方式創造出效能優異的器件，成為全球半導體產學界的努力方向之一。
本項研究透過創新地結合兩種不同場效電晶體，研發出適應不同電壓條件的低功耗混合器件。儘管仍待市場檢驗，該技術亦不失為一種成功的嘗試。
來源：Tech Xplore