臺積電在第26屆技術研討會上，詳細介紹了其7nm N7、 5nm N5、N4和3nm N3工藝節點的進展，還分享瞭如何繼續擴充套件3nm以下的工藝節點以及其3D Fabric架構。
臺積電領先英特爾和三星，率先量產7nm工藝節點，幫助英特爾的競爭對手AMD等公司的發展。儘管如此，臺積電仍然未放慢其創新的步伐，計劃在2022年開始量產3nm晶片，而其競爭對手英特爾計劃在2022年末或2023年初推出其7nm技術。
臺積電先進製程
與N7相比，臺積電5nm N5 工藝採用了EUV技術，具有完整的節點擴充套件優勢。臺積電稱，在相同功率下，N5工藝的效能比N7提高了15%，功耗消耗降低30%，邏輯密度提高1.8倍。
此外，N5的缺陷密度學習曲線比N7快，這就意味著其5nm工藝節點將比其上一節點更快地達到更高的良率。
臺積電還為高效能應用開發了增強型N5P節點，計劃於2021年投入使用，與N5相比，在功率相同的情況下，N5P的效能提升了5%，功耗降低10%。
Ampere Computing的創始人兼執行長Renee Jones在此次研討會上表示，已經有很多公司使用該N5工藝製造下一代伺服器晶片，這意味著臺積電已克服大部分5nm工藝節點中的設計和製造障礙。
臺積電表示，其5nm晶片將在Fab 18進行生產，這是臺積電的第四家超大晶圓廠（Gigafab）和首家5nm晶圓廠。Fab 18自2018年破土動工，一年之後開始遷入1300多套晶圓廠工具，耗時8個月。Fab 18於2020年第二季度開始量產N5，並計劃每年處理大約1百萬個12英寸晶圓。
由於臺積電5nm N4節點與在N5節點上的IP相容，因此N4節點生產可提供直接遷移，不過在其效能、功率和密度上都未透露更多細節，但可以知道 N4需要的掩膜層更少。臺積電計劃在2021年第四季度開始N4風險生產，並在2022年實現量產。
該公司還表示，其3nm N3節點將於2021年開始風險量產，並在2022年下半年大批次生產，此節點可提供比N5更完整的擴充套件能力，效能提升10-15%，功耗降低25-30%，密度提高70%。該工藝節點繼續使用FinFET架構，SRAM密度增加20%，模擬密度增加10%。
對於7nm工藝節點，臺積電再次宣稱要在該節點上達到10億顆出貨量，該節點目前已有140多種設計，計劃在年底之前推出200款設計。
3nm之後，尋求先進技術和新材料
在3nm以下的工藝製程中，臺積電也在努力定義並做出突破。在研討會上，臺積電分享了一些行業進步，但未透露具體的技術細節。臺積電將奈米片和奈米線列為先進技術，並將新材料（例如高遷移率通道、2D電晶體和碳奈米管）列為研究物件。
臺積電在奈米片技術方面擁有超過15年的經驗，並已證明其可以生產工作在0.46V的32Mb奈米片SRAM器件。臺積電還確定了集中適用於2D的非矽材料，這些材料可以將溝道厚度縮小代1nm以下。此外，臺積電還同碳奈米管器件公司展開合作。
在研發方面，臺積電持續加大投入，僅在2019年就投入了29.6億美元。另外在臺積電高階副總裁Kevin zhang在預先錄製的影片中表示，將在公司總部附件建立了一個新的研發中心，配備8000名工程師，該研發中心將專注於研究2nm晶片等產品，預計在2021年完成第一階段建設。
整合先進封裝技術，命名為臺積電3D Fabric
臺積電認為，先進的封裝技術是進一步實現密度擴充套件的關鍵，而3D封裝技術則是最佳的發展方向，業界內的其他公司持同樣的態度，
本月中旬，三星向外界展示了其3D封裝技術，並計劃在明年同臺積電在晶片封裝方面展開競爭。據報道，三星的3D封裝技術名為“eXtended-Cube” ，簡稱“X-Cube”，是一種利用垂直電氣連線的封裝解決方案，允許多層超薄疊加，利用直通矽通孔技術來打造邏輯半導體，目前已經能用於7nm製程工藝。
臺積電CoWoS封裝技術
相比而言，臺積電在晶圓級封裝方面已經擁有強大的3D封裝技術組合，例如CoWoS、InFO、CoW、WoW等。臺積電目前正將這些技術整合為“臺積電3D Fabric”， 將小晶片、高頻寬記憶體和專用IP組合在一起構成異構封裝，這似乎也是其3D封裝技術的品牌計劃。
臺積電將3D Fabric框架與SoIC組（CoW和WoW）下的前端3D堆疊技術相結合，並將後端3D堆疊技術與InFo和CoWoS子組相結合，這些技術的集合支援多種封裝選項。此外，臺積電也已開發出新的LSI（本地SI互連）變體的InFo和CoWoS封裝。
本文編譯自：
https://www.tomshardware.com/news/tsmc-5nm-4nm-3nm-process-node-introduces-3dfabric-technology
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