最近看了看了一篇《vivado使用误区与进阶》的文章，觉得写得挺不错了，看完后自己对时序分析又有了更深一层的理解，故记录下来。可能排版有些乱，有些图都是直接从文章中截取，但是不影响阅读。
一个合理的时序约束，可以分为以下步骤：
1. 先是约束时钟，让软件先解决内部时序问题；（在这一步骤中可以适当加入时序例外，以便时序通过）
2. 然后再加入IO的延迟约束；
3. 最后针对没有过的时序，添加时序例外。
在《vivado使用误区与进阶》中，提到了一种叫 UltraFAST 的设计方法。针对下图中所说的根据迭代结果添加必要的例外约束（步骤1），为什么是添加必要的呢？是因为虽然是跨时钟域，但是有时候就算不约束，时序也能过。当碰到时序不过的时候，现阶段可以去针对该部分路径进行时序例外约束，以便后续继续分析。需要注意的是，就算没有报时序为例，现阶段也一定要去留意那些跨时钟的路径（通过clock_interaction），确认代码有没有做相应的跨时钟域处理。针对跨时钟域的代码处理后面会提到。
时钟主要可以分为主时钟以及衍生时钟。
创建主时钟。典型的主时钟根包括有以下几种情况：输入端口、千兆位收发器输出引脚以及某些硬件原语输出管脚。
create_clock -name SysClk -period 10 -waveform [get_ports sysclk]
GT 收发器输入引脚，例如已恢复的时钟。
create_clock -name txclk -period 6.667 [get_pin gt0/TXOUTCLK]
自动衍生时钟
大部分生成时钟都由 Vivado 设计套件时序引擎自动衍生获得，该引擎可识别时钟修改模块 (CMB)及其对主时钟所执行的变换。赛灵思 7 系列器件中，CMB 是 ：
• MMCM*/ PLL*
• BUFR
• PHASER*
如果 Vivado 设计套件时序引擎所选择的自动衍生时钟名称并不合适，您可以使用 create_generated_clock 命令强行定义自己的名称，此时无需指定波形转换。该约束应刚好位于约束文件中定义主时钟的约束之后。例如，由 MMCM 实例生成的时钟的默认名称是 net0，您可以添加如下约束强制将其设定为自己的名称（例如fftClk）：
create_generated_clock -name fftClk [get_pins mmcm_i/CLKOUT0]
生成时钟源自另一个现有时钟（主时钟）。通常用来描述由逻辑模块在主时钟上执行的波形变换。由于生成时钟的定义取决于主时钟特性，因此必须首先定义主时钟。要明确定义生成时钟，必须使用 create_generated_clock 命令。
例如针对单bit数据的跨时钟域处理，是为了让MTBF增大，使得进入一个可接受范围。
*跟大家探讨一个问题，为什么打两拍就可以降低亚稳态的传播呢？
我想到的一个场景如下：
输入延迟
外部器件发送数据到FPGA系统模型如下图所示。对FPGA的IO口进行输入最大最小延时约束是为了让FPGA设计工具能够尽可能的优化从输入端口到第一级寄存器之间的路径延迟，使其能够保证系统时钟可靠的采到从外部芯片到FPGA的信号。
Setup slack =（Tclk + Tclk2(min)）–（Tclk1(max) +Tco(max) +Tpcb(max) +FTsu）≥0（1）
最小输入延时（input delay min）为当从数据发送时钟沿（lanuch edge）经过最小外部器件时钟偏斜（Tclk1），最小器件数据输出延时（Tco），再加上最小PCB走线延时（Tpcb），此时的时间总延时值一定要大于FPGA的最大时钟延时和建立时间之和，这样才能不破坏FPGA上一次数据的保持时间，即为hold slack必须为正，计算公式如下式所示：
Hold slack = （Tclk1(min) + Tco(min) + Tpcb(min)）–（FTh + Tclk2(max)）≥ 0（2）
我们很容易就可以从公式（1）和（2）推到出（3）
Tclk – Ftsu ≥Tclk1 - Tclk2 + Tco + Tpcb ≥ FTh（3）
在公式（3）中，我们发现Tclk 、Ftsu以及FTh，对于工具来说是已知的，而Tclk1 - Tclk2 + Tco + Tpcb正是我们需要告知综合工具的延迟量。
从我们推到出的公式，我们可以得到：
Input_delay_max = Tclk – Ftsu;
Input_delay_min = FTh ;
输出延迟
FPGA输出数据给外部器件模型如下图所示。对FPGA的IO口进行输出最大最小延时约束是为了让FPGA设计工具能够尽可能的优化从第一级寄存器到输出端口之间的路径延迟，使其能够保证让外部器件能准确的采集到FPGA的输出数据。
Setup slack =（Tclk + Tclk2(min)）–（Tclk1(max) +FTco(max) +Tpcb(max) +Tsu）≥0（4）
最小输出延时（output delay min）为当从FPGA数据发出后经过最小的PCB延时、最大的FPGA和器件时钟偏斜，再减去外部器件的建立时间。约束最小输出延时，是为了约束IO口输出，从而使IO口输出有个最小延时值，防止输出过快，破坏了外部器件上一个时钟的数据保持时间，导致hlod slack为负值，不能正确的锁存到数据，最小输出延时的推导计算公式如下式所示：
Hold slack = （Tclk1(min) + FTco(min) + Tpcb(min)）–（Th + Tclk2(max)）≥ 0（5）
我们很容易就可以从公式（4）和（5），发现这两条公式与前面推导输入延迟如出一辙。只不过现在FPGA变成了输出器件，而Tsu、Th是下游器件的参数，综合工具并不知情，需要我们告诉他。除了FTco以外，其他参数都需要我们告诉工具。
由公式（4）我们可以推导出：
FTco(max) + Tpcb(max) –（Tclk2(min) – Tclk1(max)+Tsu ≤Tclk
那么output delay max = Tpcb(max) –（Tclk2(min) – Tclk1(max)+Tsu
同理我们由公式（5）可以推导出：
FTco(min) + Tpcb(min) – （Tclk2(max) – Tclk1(min)）– Th ≥ 0
那么output delay min = Tpcb(min) – （Tclk2(max) – Tclk1(min)）– Th
为了帮助学员能够更深入地掌握FPGA系统设计与实际应用。编者给大家准备了FPGA系列学习电子书籍，包括了CPLD/Verilog编程语言基础与设计，数字IC、基本逻辑、组合逻辑等基础电路，Vivado平台开发与调试、集成开发环境使用及相关技巧，FPGA数字信号处理、数字图像处理及各种FPGA实战项目设计案例等等。
1.Verilog数字系统设计教程
2.数字电路与逻辑设计
全书共10章，主要内容有：逻辑函数、集成逻辑门、组合逻辑电路、集成触发器、时序逻辑电路、硬件描述语言、半导体存储器、可编程逻辑器件、脉冲单元电路、模数及数模转换技术等。各章均附有内容提要、小结、思考题和习题。
3.Vivado从此开始
4.Xilinx新一代FPGA设计套件Vivado应用指南
5.Xilinx FPGA设计权威指南 Vivado集成设计环境
6.基于FPGA的嵌入式图像处理系统设计
7.基于FPGA的数字图像处理原理及应用
8.数字信号处理的FPGA实现
现在许多FPGA都包含嵌入式l8位×18位乘法器，因而推荐在以DSP为主的应用中使用这些器件，因为嵌入式乘法器可以节省很多LE。例如，在本版的所有示例，中都用到的CycloneIIEP2C35F672C6器件就具有35个18位×18位乘法器。
9.FPGA设计实战演练（逻辑篇+高级技巧篇）
逻辑篇：主要面向广大的FPGA/CPLD初学者，从零基础开始讲述FPGA/CPLD以及相关的基础知识，并以一个支持各种入门、进阶的子母板形式的学习套件为实验平台，针对Altera公司的Cyclone Ⅲ器件量身打造的24个应用实例贯穿其中。实例讲解深入浅出，不仅有基本的Verilog语法讲解，也有设计思路和背景知识的详细描述； 开发工具（Quartus Ⅱ+ModelSim）的使用更是手把手、图文并茂地展示给读者。
高级技巧篇：现代FPGA的结构越来越复杂，多时钟域的设计现在已是常态。对于功能电路来说，复位结构都必不可少。在同步逻辑设计中如何很好地处理异步复位，甚至在多时钟域之间传递（异步）复位信号也是逻辑工程师经常面临的挑战。本书除专门介绍了上述电路的设计方法外，还介绍了状态机的设计。在介绍这些通用电路结构的基础上，还介绍了代码优化以及如何对设计进行综合与布局布线优化方面的相关内容。
10.FPGA项目开发实战讲解
FPGA工程师经典必读10+本全阶学习推荐书目，资料截图如下：
