从苹果在2020年9月的iPad Pro上率先采用5nm工艺的A14 Bionic，随后华为、高通、三星也相继推出5nm工艺的旗舰级SoC。WikiChips分析后估计，台积电5nm的栅极间距为48nm、金属间距30nm、鳍片间距25-26nm，单元高度约为180nm。从而推算出台积电5nm的晶体管密度为1.713亿个每平方毫米，比初代7nm每平方毫米9120万个增加88%，台积电官方宣传的数字是84%。
第一款出货的5nm芯片，是苹果2020年10月份发布并上市的A14仿生芯片，这款SoC的晶体管数量达到118亿个，比A13多大约40%，而且使6核CPU性能提升40%，4核图形GPU性能提升30%，功耗降低30%。第二款华为麒麟9000则集成153亿个晶体管，8核CPU、24核GPU和NPU AI处理器，官方称CPU性能提升25% ，GPU提升50%。高通和三星则在12月份相继发布由三星代工的骁龙888和Exynos 1080，同样声称性能有较大提升、并降低功耗。
按照摩尔定律，芯片的晶体管数量每隔18-24个月翻一番，性能提升一倍。但随着半导体技术逐渐接近物理瓶颈，晶体管尺寸的微缩越来越难。从7nm推进到5nm的手机芯片的表现似乎并不尽人意，不仅在性能提升有限，功耗也面临“翻车”。特别是很多用户并不买5nm芯片的账，认为5nm手机芯片表现并没有达到预期。
外媒9to5Mac首先指出，部分iPhone 12用户在使用手机时遇到高耗电问题，待机一夜电量下降20%至40%，哪怕有没有开启更多的后台程序，结果不变;虽然部分责任在7nm工艺的骁龙X55调制解调器上，但不可否认的是，5nm的A14 Bionic同于昂没有达到外界的预期。
高通骁龙888是目前应用最多的5nm旗舰SoC，不少数码评测博主核使用者均指出，骁龙888 SoC的性能提升有限，功耗直接上升。外界认为原因在于代工厂三星的5nm工艺制程不成熟，三星自家的两款5nm芯片同样面临“翻车”风险。
工艺、IC设计与功耗的平衡
为什么5nm芯片翻车？主要原因是制造工艺不成熟。在多数人眼中，芯片设计和制造工艺是互相独立的，但事实并非如此。比如备受诟病的英特尔，为何在制造工艺开发不顺利时，新款架构无法在旧工艺上使用。虽然手机SoC并不会像英特尔处理器一样深度绑定架构和制程，但同样需要面临制造工艺成熟度带来的影响。制造工艺和IC设计不匹配时，便会造成一些问题，包括功耗、性能等。
在芯片工艺制程发展过程中，当工艺制程还不太先进时的动态功耗占比大，业界通过放弃最初的5V固定电压的设计模式，采用等比降压减慢功耗的增长速度。减小电压意味着晶体管的开关会变慢，更加注重性能的厂商即便采用更先进的工艺，也依然保持5V供电电压，导致功耗增大。
随着工艺节点的进步，静态功耗的重要性逐渐显现。从英特尔和IBM的芯片工艺发展中可以看出，在工艺制程从180nm到45nm的演进过程中，晶体管集成度增速不同，动态功耗或增加或减少，但静态功耗一直呈上升趋势， 45nm时的静态功耗几乎与动态功耗持平。
由于对性能需求不同，也就产生了高性能和高能效两种产品。诸如桌面、服务器等高性能CPU、GPU，便采用5V供电电压，确保响应速度和性能。也有厂商选择降低功耗，虽然会损失一部分性能，无需像高性能产品那般面对高功耗带来的一系列问题。
但对于普通用户来说，设备发热严重和高功耗会直接影响使用体验，芯片散热差严重时会导致芯片异常甚至失效。所以半导体行业一直将低功耗设计视为芯片行业需要解决的问题之一，如何平衡先进节点下芯片的性能、功耗与面积(PPA)， 也是芯片设计与制造的挑战。
理论芯片制程越先进，使用更低的供电电压产生更低的动态功耗，但工艺尺寸进一步减小后，芯片的典雅来到0.13V以后便难以继续下降，也导致了近几年工艺尺寸减小时，动态功耗无法进一步下降。
静态功耗方面，场效应管的沟道寄生电阻随节点进步变小，在电流不变的情况下，单个场效应管的功率也变小。但另一方面，单位面积内晶体管数目倍速增长又提升静态功耗，因此最终单位面积内的静态功耗可能保持不变。
厂商为追求更低的成本，用更小面积的芯片承载更多的晶体管，看似是达成制程越先进、芯片性能越好、功耗越低。但实际情况更复杂，有的厂商通过增加核心、也有通过设计更复杂的电路，无论是增加核心还是设计更复杂的电路，都需要面对功耗激增的问题，两者之间又需要寻找新方法进行平衡。
晶体管结构的升级
国际商业战略IBS公司主席兼CEO Handel Jones就曾表示，传统Bulk CMOS工艺技术将在20nm走到尽头，必须用创新的思路和方法寻找新的替代工艺。胡正明教授在2020年提出全耗尽型绝缘体上硅(FD-SOI)工艺;目前行业广泛采用鳍式场效应晶体管(FinFET)则是1999年发明。FinFET工艺很好的平衡了20nm至5nm之间的芯片性能与功耗，类似于鱼鳍式的架构控制电路的连接和断开，改善电路控制并减少漏电流，晶体管的沟道也随之大幅度缩短，静态功耗随之降低。
Moortec首席技术官Oliver King曾接受外媒体采访时称：“当制造工艺升级到16nm或14nm时，处理器速度的到很大的提高，而且漏电流也下降得比较快，以至于我们在使用处理器时能够用有限的电量做更多的事情。但从7nm升级到5nm的过程中，漏电情况几乎与28nm水平相同，以至于厂商需要重新平衡功耗和性能之间的关系。”
Cadence的数字和签准组高级产品管理总监Kam Kittrell也曾表示，“很多人都没有弄清能够消耗如此多电能的东西，他们需要提前获取工作负载的信息才能优化动态功耗。长期以来，我们一直专注于静态功耗，以至于一旦切换到FinFET节点时，动态功耗就成为大问题。另外多核心的出现也有可能使系统过载，因此必须有更智能的解决方案。”
IC设计公司、制造公司在5nm节点上面临相同的问题，也是这几款5nm芯片集体“翻车”的根本。不成熟的IC设计或制造工艺，都会影响性能与功耗的最大化折中。虽然不排除IC设计公司为追求更好的性能，牺牲功耗。
在FinFET工艺之后，环绕式闸极电晶体(GAA)也开始提上议程，台积电原本计划在5nm节点上应用该技术，但考虑到综合性能和成本之后，选择继续使用FinFET工艺。让GAA的应用推迟至3nm节点上(4nm节点为5nm改良版)，外界对于功耗、性能的平衡并不了解。
高昂的晶圆设计和制造成本
除了功耗和性能之间的平衡外，越先进工艺的晶圆设计费用和制造成本更高。根据市场研究机构International Business Strategies (IBS)给出的数据显示，65nm工艺的设计成本需要2400万美元，28nm工艺则需要6290万美元，7nm和5nm分别达到3.49亿与4.76亿美元。
制造成本方面，乔治敦大学沃尔什外交学院安全与新兴技术中心(CSET)的《AI Chips: What They Are and Why They Matter》报告指出，台积电每片5nm晶圆的制造费用大约为17000美元，是7nm的近两倍;作者还估算出每颗5nm芯片需要238美元的制造成本，加上108美元的设计成本、80美元的封装和测试成本，芯片设计公司需要为每颗5nm芯片支付高到426美元(约2939元)的总成本金额。
从第一代DUV光刻的7nm跳到EUV光刻机的7nm LPP，再到2020年实现量产的5nm FF EUV，台积电和三星又将斥巨资投入3nm的研发与量产中。台积电CEO魏哲家在投资人会议上宣布，台积电2021年资本的支出将高到250亿至280亿美元，其中80%会使用在包括3nm、5nm及7nm的先进制程上，10%用在高端封装及光罩作用，另外10%用在特殊制程上。台积电3nm制程的进度，预计将在2021年试产，在2022年下半年进入量产，帮助英特尔代工3nm处理器芯片。
此外，三星也曾对外称其3nm GAA的成本可能会超过5亿美元，预期在2022年大规模，讲采用比FinFET更先进的GAAFET 3nm制程芯片。
编辑点评：随着5nm工艺“翻车”，外界对先进制程的怀疑态度又增一分，首先是先进工艺的性能提升已经难以满足“摩尔定律”的延续，高昂的设计成本和制造费用，同样制约着先进制程的未来，目前采用5nm工艺的都是顶级IC设计公司，量产或明确选择5nm节点的公司有苹果、海思、高通、三星、AMD和英特尔等，晶圆厂也仅有三星、台积电和英特尔(未知何时上市)跟进。对于半导体越来越接近物理极限，摩尔定律还能持续多久？