最近看了看了一篇《vivado使用誤區與進階》的文章，覺得寫得挺不錯了，看完後自己對時序分析又有了更深一層的理解，故記錄下來。可能排版有些亂，有些圖都是直接從文章中截取，但是不影響閲讀。
一個合理的時序約束，可以分為以下步驟：
1. 先是約束時鐘，讓軟件先解決內部時序問題；（在這一步驟中可以適當加入時序例外，以便時序通過）
2. 然後再加入IO的延遲約束；
3. 最後針對沒有過的時序，添加時序例外。
在《vivado使用誤區與進階》中，提到了一種叫 UltraFAST 的設計方法。針對下圖中所説的根據迭代結果添加必要的例外約束（步驟1），為什麼是添加必要的呢？是因為雖然是跨時鐘域，但是有時候就算不約束，時序也能過。當碰到時序不過的時候，現階段可以去針對該部分路徑進行時序例外約束，以便後續繼續分析。需要注意的是，就算沒有報時序為例，現階段也一定要去留意那些跨時鐘的路徑（通過clock_interaction），確認代碼有沒有做相應的跨時鐘域處理。針對跨時鐘域的代碼處理後面會提到。
時鐘主要可以分為主時鐘以及衍生時鐘。
創建主時鐘。典型的主時鐘根包括有以下幾種情況：輸入端口、千兆位收發器輸出引腳以及某些硬件原語輸出管腳。
create_clock -name SysClk -period 10 -waveform [get_ports sysclk]
GT 收發器輸入引腳，例如已恢復的時鐘。
create_clock -name txclk -period 6.667 [get_pin gt0/TXOUTCLK]
自動衍生時鐘
大部分生成時鐘都由 Vivado 設計套件時序引擎自動衍生獲得，該引擎可識別時鐘修改模塊 (CMB)及其對主時鐘所執行的變換。賽靈思 7 系列器件中，CMB 是 ：
• MMCM*/ PLL*
• BUFR
• PHASER*
如果 Vivado 設計套件時序引擎所選擇的自動衍生時鐘名稱並不合適，您可以使用 create_generated_clock 命令強行定義自己的名稱，此時無需指定波形轉換。該約束應剛好位於約束文件中定義主時鐘的約束之後。例如，由 MMCM 實例生成的時鐘的默認名稱是 net0，您可以添加如下約束強制將其設定為自己的名稱（例如fftClk）：
create_generated_clock -name fftClk [get_pins mmcm_i/CLKOUT0]
生成時鐘源自另一個現有時鐘（主時鐘）。通常用來描述由邏輯模塊在主時鐘上執行的波形變換。由於生成時鐘的定義取決於主時鐘特性，因此必須首先定義主時鐘。要明確定義生成時鐘，必須使用 create_generated_clock 命令。
例如針對單bit數據的跨時鐘域處理，是為了讓MTBF增大，使得進入一個可接受範圍。
*跟大家探討一個問題，為什麼打兩拍就可以降低亞穩態的傳播呢？
我想到的一個場景如下：
輸入延遲
外部器件發送數據到FPGA系統模型如下圖所示。對FPGA的IO口進行輸入最大最小延時約束是為了讓FPGA設計工具能夠儘可能的優化從輸入端口到第一級寄存器之間的路徑延遲，使其能夠保證系統時鐘可靠的採到從外部芯片到FPGA的信號。
Setup slack =（Tclk + Tclk2(min)）–（Tclk1(max) +Tco(max) +Tpcb(max) +FTsu）≥0（1）
最小輸入延時（input delay min）為當從數據發送時鐘沿（lanuch edge）經過最小外部器件時鐘偏斜（Tclk1），最小器件數據輸出延時（Tco），再加上最小PCB走線延時（Tpcb），此時的時間總延時值一定要大於FPGA的最大時鐘延時和建立時間之和，這樣才能不破壞FPGA上一次數據的保持時間，即為hold slack必須為正，計算公式如下式所示：
Hold slack = （Tclk1(min) + Tco(min) + Tpcb(min)）–（FTh + Tclk2(max)）≥ 0（2）
我們很容易就可以從公式（1）和（2）推到出（3）
Tclk – Ftsu ≥Tclk1 - Tclk2 + Tco + Tpcb ≥ FTh（3）
在公式（3）中，我們發現Tclk 、Ftsu以及FTh，對於工具來説是已知的，而Tclk1 - Tclk2 + Tco + Tpcb正是我們需要告知綜合工具的延遲量。
從我們推到出的公式，我們可以得到：
Input_delay_max = Tclk – Ftsu;
Input_delay_min = FTh ;
輸出延遲
FPGA輸出數據給外部器件模型如下圖所示。對FPGA的IO口進行輸出最大最小延時約束是為了讓FPGA設計工具能夠儘可能的優化從第一級寄存器到輸出端口之間的路徑延遲，使其能夠保證讓外部器件能準確的採集到FPGA的輸出數據。
Setup slack =（Tclk + Tclk2(min)）–（Tclk1(max) +FTco(max) +Tpcb(max) +Tsu）≥0（4）
最小輸出延時（output delay min）為當從FPGA數據發出後經過最小的PCB延時、最大的FPGA和器件時鐘偏斜，再減去外部器件的建立時間。約束最小輸出延時，是為了約束IO口輸出，從而使IO口輸出有個最小延時值，防止輸出過快，破壞了外部器件上一個時鐘的數據保持時間，導致hlod slack為負值，不能正確的鎖存到數據，最小輸出延時的推導計算公式如下式所示：
Hold slack = （Tclk1(min) + FTco(min) + Tpcb(min)）–（Th + Tclk2(max)）≥ 0（5）
我們很容易就可以從公式（4）和（5），發現這兩條公式與前面推導輸入延遲如出一轍。只不過現在FPGA變成了輸出器件，而Tsu、Th是下游器件的參數，綜合工具並不知情，需要我們告訴他。除了FTco以外，其他參數都需要我們告訴工具。
由公式（4）我們可以推導出：
FTco(max) + Tpcb(max) –（Tclk2(min) – Tclk1(max)+Tsu ≤Tclk
那麼output delay max = Tpcb(max) –（Tclk2(min) – Tclk1(max)+Tsu
同理我們由公式（5）可以推導出：
FTco(min) + Tpcb(min) – （Tclk2(max) – Tclk1(min)）– Th ≥ 0
那麼output delay min = Tpcb(min) – （Tclk2(max) – Tclk1(min)）– Th
為了幫助學員能夠更深入地掌握FPGA系統設計與實際應用。編者給大家準備了FPGA系列學習電子書籍，包括了CPLD/Verilog編程語言基礎與設計，數字IC、基本邏輯、組合邏輯等基礎電路，Vivado平台開發與調試、集成開發環境使用及相關技巧，FPGA數字信號處理、數字圖像處理及各種FPGA實戰項目設計案例等等。
1.Verilog數字系統設計教程
2.數字電路與邏輯設計
全書共10章，主要內容有：邏輯函數、集成邏輯門、組合邏輯電路、集成觸發器、時序邏輯電路、硬件描述語言、半導體存儲器、可編程邏輯器件、脈衝單元電路、模數及數模轉換技術等。各章均附有內容提要、小結、思考題和習題。
3.Vivado從此開始
4.Xilinx新一代FPGA設計套件Vivado應用指南
5.Xilinx FPGA設計權威指南 Vivado集成設計環境
6.基於FPGA的嵌入式圖像處理系統設計
7.基於FPGA的數字圖像處理原理及應用
8.數字信號處理的FPGA實現
現在許多FPGA都包含嵌入式l8位×18位乘法器，因而推薦在以DSP為主的應用中使用這些器件，因為嵌入式乘法器可以節省很多LE。例如，在本版的所有示例，中都用到的CycloneIIEP2C35F672C6器件就具有35個18位×18位乘法器。
9.FPGA設計實戰演練（邏輯篇+高級技巧篇）
邏輯篇：主要面向廣大的FPGA/CPLD初學者，從零基礎開始講述FPGA/CPLD以及相關的基礎知識，並以一個支持各種入門、進階的子母板形式的學習套件為實驗平台，針對Altera公司的Cyclone Ⅲ器件量身打造的24個應用實例貫穿其中。實例講解深入淺出，不僅有基本的Verilog語法講解，也有設計思路和背景知識的詳細描述； 開發工具（Quartus Ⅱ+ModelSim）的使用更是手把手、圖文並茂地展示給讀者。
高級技巧篇：現代FPGA的結構越來越複雜，多時鐘域的設計現在已是常態。對於功能電路來説，復位結構都必不可少。在同步邏輯設計中如何很好地處理異步復位，甚至在多時鐘域之間傳遞（異步）復位信號也是邏輯工程師經常面臨的挑戰。本書除專門介紹了上述電路的設計方法外，還介紹了狀態機的設計。在介紹這些通用電路結構的基礎上，還介紹了代碼優化以及如何對設計進行綜合與佈局佈線優化方面的相關內容。
10.FPGA項目開發實戰講解
FPGA工程師經典必讀10+本全階學習推薦書目，資料截圖如下：
