5nm工藝集體“翻車”？先進製程極限何時到？
從蘋果在2020年9月的iPad Pro上率先採用5nm工藝的A14 Bionic，隨後華為、高通、三星也相繼推出5nm工藝的旗艦級SoC。WikiChips分析後估計，台積電5nm的柵極間距為48nm、金屬間距30nm、鰭片間距25-26nm，單元高度約為180nm。從而推算出台積電5nm的晶體管密度為1.713億個每平方毫米，比初代7nm每平方毫米9120萬個增加88%，台積電官方宣傳的數字是84%。
第一款出貨的5nm芯片，是蘋果2020年10月份發佈並上市的A14仿生芯片，這款SoC的晶體管數量達到118億個，比A13多大約40%，而且使6核CPU性能提升40%，4核圖形GPU性能提升30%，功耗降低30%。第二款華為麒麟9000則集成153億個晶體管，8核CPU、24核GPU和NPU AI處理器，官方稱CPU性能提升25% ，GPU提升50%。高通和三星則在12月份相繼發佈由三星代工的驍龍888和Exynos 1080，同樣聲稱性能有較大提升、並降低功耗。
按照摩爾定律，芯片的晶體管數量每隔18-24個月翻一番，性能提升一倍。但隨着半導體技術逐漸接近物理瓶頸，晶體管尺寸的微縮越來越難。從7nm推進到5nm的手機芯片的表現似乎並不盡人意，不僅在性能提升有限，功耗也面臨“翻車”。特別是很多用户並不買5nm芯片的賬，認為5nm手機芯片表現並沒有達到預期。
外媒9to5Mac首先指出，部分iPhone 12用户在使用手機時遇到高耗電問題，待機一夜電量下降20%至40%，哪怕有沒有開啓更多的後台程序，結果不變;雖然部分責任在7nm工藝的驍龍X55調制解調器上，但不可否認的是，5nm的A14 Bionic同於昂沒有達到外界的預期。
高通驍龍888是目前應用最多的5nm旗艦SoC，不少數碼評測博主核使用者均指出，驍龍888 SoC的性能提升有限，功耗直接上升。外界認為原因在於代工廠三星的5nm工藝製程不成熟，三星自家的兩款5nm芯片同樣面臨“翻車”風險。
工藝、IC設計與功耗的平衡
為什麼5nm芯片翻車？主要原因是製造工藝不成熟。在多數人眼中，芯片設計和製造工藝是互相獨立的，但事實並非如此。比如備受詬病的英特爾，為何在製造工藝開發不順利時，新款架構無法在舊工藝上使用。雖然手機SoC並不會像英特爾處理器一樣深度綁定架構和製程，但同樣需要面臨製造工藝成熟度帶來的影響。製造工藝和IC設計不匹配時，便會造成一些問題，包括功耗、性能等。
在芯片工藝製程發展過程中，當工藝製程還不太先進時的動態功耗佔比大，業界通過放棄最初的5V固定電壓的設計模式，採用等比降壓減慢功耗的增長速度。減小電壓意味着晶體管的開關會變慢，更加註重性能的廠商即便採用更先進的工藝，也依然保持5V供電電壓，導致功耗增大。
隨着工藝節點的進步，靜態功耗的重要性逐漸顯現。從英特爾和IBM的芯片工藝發展中可以看出，在工藝製程從180nm到45nm的演進過程中，晶體管集成度增速不同，動態功耗或增加或減少，但靜態功耗一直呈上升趨勢， 45nm時的靜態功耗幾乎與動態功耗持平。
由於對性能需求不同，也就產生了高性能和高能效兩種產品。諸如桌面、服務器等高性能CPU、GPU，便採用5V供電電壓，確保響應速度和性能。也有廠商選擇降低功耗，雖然會損失一部分性能，無需像高性能產品那般面對高功耗帶來的一系列問題。
但對於普通用户來説，設備發熱嚴重和高功耗會直接影響使用體驗，芯片散熱差嚴重時會導致芯片異常甚至失效。所以半導體行業一直將低功耗設計視為芯片行業需要解決的問題之一，如何平衡先進節點下芯片的性能、功耗與面積(PPA)， 也是芯片設計與製造的挑戰。
理論芯片製程越先進，使用更低的供電電壓產生更低的動態功耗，但工藝尺寸進一步減小後，芯片的典雅來到0.13V以後便難以繼續下降，也導致了近幾年工藝尺寸減小時，動態功耗無法進一步下降。
靜態功耗方面，場效應管的溝道寄生電阻隨節點進步變小，在電流不變的情況下，單個場效應管的功率也變小。但另一方面，單位面積內晶體管數目倍速增長又提升靜態功耗，因此最終單位面積內的靜態功耗可能保持不變。
廠商為追求更低的成本，用更小面積的芯片承載更多的晶體管，看似是達成製程越先進、芯片性能越好、功耗越低。但實際情況更復雜，有的廠商通過增加核心、也有通過設計更復雜的電路，無論是增加核心還是設計更復雜的電路，都需要面對功耗激增的問題，兩者之間又需要尋找新方法進行平衡。
晶體管結構的升級
國際商業戰略IBS公司主席兼CEO Handel Jones就曾表示，傳統Bulk CMOS工藝技術將在20nm走到盡頭，必須用創新的思路和方法尋找新的替代工藝。胡正明教授在2020年提出全耗盡型絕緣體上硅(FD-SOI)工藝;目前行業廣泛採用鰭式場效應晶體管(FinFET)則是1999年發明。FinFET工藝很好的平衡了20nm至5nm之間的芯片性能與功耗，類似於魚鰭式的架構控制電路的連接和斷開，改善電路控制並減少漏電流，晶體管的溝道也隨之大幅度縮短，靜態功耗隨之降低。
Moortec首席技術官Oliver King曾接受外媒體採訪時稱：“當製造工藝升級到16nm或14nm時，處理器速度的到很大的提高，而且漏電流也下降得比較快，以至於我們在使用處理器時能夠用有限的電量做更多的事情。但從7nm升級到5nm的過程中，漏電情況幾乎與28nm水平相同，以至於廠商需要重新平衡功耗和性能之間的關係。”
Cadence的數字和籤準組高級產品管理總監Kam Kittrell也曾表示，“很多人都沒有弄清能夠消耗如此多電能的東西，他們需要提前獲取工作負載的信息才能優化動態功耗。長期以來，我們一直專注於靜態功耗，以至於一旦切換到FinFET節點時，動態功耗就成為大問題。另外多核心的出現也有可能使系統過載，因此必須有更智能的解決方案。”
IC設計公司、製造公司在5nm節點上面臨相同的問題，也是這幾款5nm芯片集體“翻車”的根本。不成熟的IC設計或製造工藝，都會影響性能與功耗的最大化折中。雖然不排除IC設計公司為追求更好的性能，犧牲功耗。
在FinFET工藝之後，環繞式閘極電晶體(GAA)也開始提上議程，台積電原本計劃在5nm節點上應用該技術，但考慮到綜合性能和成本之後，選擇繼續使用FinFET工藝。讓GAA的應用推遲至3nm節點上(4nm節點為5nm改良版)，外界對於功耗、性能的平衡並不瞭解。
高昂的晶圓設計和製造成本
除了功耗和性能之間的平衡外，越先進工藝的晶圓設計費用和製造成本更高。根據市場研究機構International Business Strategies (IBS)給出的數據顯示，65nm工藝的設計成本需要2400萬美元，28nm工藝則需要6290萬美元，7nm和5nm分別達到3.49億與4.76億美元。
製造成本方面，喬治敦大學沃爾什外交學院安全與新興技術中心(CSET)的《AI Chips: What They Are and Why They Matter》報告指出，台積電每片5nm晶圓的製造費用大約為17000美元，是7nm的近兩倍;作者還估算出每顆5nm芯片需要238美元的製造成本，加上108美元的設計成本、80美元的封裝和測試成本，芯片設計公司需要為每顆5nm芯片支付高到426美元(約2939元)的總成本金額。
從第一代DUV光刻的7nm跳到EUV光刻機的7nm LPP，再到2020年實現量產的5nm FF EUV，台積電和三星又將斥巨資投入3nm的研發與量產中。台積電CEO魏哲家在投資人會議上宣佈，台積電2021年資本的支出將高到250億至280億美元，其中80%會使用在包括3nm、5nm及7nm的先進製程上，10%用在高端封裝及光罩作用，另外10%用在特殊製程上。台積電3nm製程的進度，預計將在2021年試產，在2022年下半年進入量產，幫助英特爾代工3nm處理器芯片。
此外，三星也曾對外稱其3nm GAA的成本可能會超過5億美元，預期在2022年大規模，講採用比FinFET更先進的GAAFET 3nm製程芯片。
編輯點評：隨着5nm工藝“翻車”，外界對先進製程的懷疑態度又增一分，首先是先進工藝的性能提升已經難以滿足“摩爾定律”的延續，高昂的設計成本和製造費用，同樣制約着先進製程的未來，目前採用5nm工藝的都是頂級IC設計公司，量產或明確選擇5nm節點的公司有蘋果、海思、高通、三星、AMD和英特爾等，晶圓廠也僅有三星、台積電和英特爾(未知何時上市)跟進。對於半導體越來越接近物理極限，摩爾定律還能持續多久？